TUGAS PENDAHULUAN 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Vidio Simulasi

4. Prinsip Kerja Rangkaian

5. Link Download

 

MODUL 2 PERCOBAAN 1

 1. Kondisi[kembali]

Modul 2 Percobaan 1 Kondisi 13

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=don’t care, B3=don’t care, B4=don’t care, B5=don’t care, B6=don’t care

 2. Gambar Rangkaian Simulasi [kembali]

Rangkaian sebelum disimulasikan

Rangkaian setelah disimulasikan

 3. Vidio Simulasi [kembali]

 4. Prinsip Kerja Rangkaian [kembali]

Prinsip kerja flip-flop D tipe 7474 adalah menyimpan data dari input D ke output Q hanya pada saat terjadi transisi naik (rising edge) pada sinyal clock (CLK). Dengan demikian, nilai Q hanya berubah ketika ada transisi clock, sedangkan di luar itu Q tetap mempertahankan kondisi sebelumnya. Flip-flop ini juga dilengkapi dengan input preset (S) dan clear (R) yang bersifat asinkron serta aktif rendah (active low), dan keduanya memiliki prioritas lebih tinggi dibandingkan input D maupun clock. Jika S=0, maka Q langsung dipaksa bernilai 1 (Q’=0), sedangkan jika R=0, Q dipaksa menjadi 0 (Q’=1), tanpa menunggu pulsa clock. Namun, jika S dan R sama-sama bernilai 0, keluaran menjadi tidak terdefinisi, sehingga Q dan Q’ dapat sama-sama bernilai 1 atau masuk ke kondisi metastabil. Saat S=1 dan R=1, flip-flop bekerja normal mengikuti data D pada tepi naik clock, dengan Q’ selalu merupakan komplemen dari Q.

Dengan J=1 dan K=1 serta clock (CLK)=1, J-K flip-flop bekerja pada mode toggle. Artinya, setiap ada pulsa clock (terutama pada tepi aktif — rising edge atau falling edge sesuai jenis flip-flop), Q akan membalik (toggle) dari keadaan sebelumnya. Karena pada saat ini S=1 dan R=1 (tidak aktif, karena keduanya active low), maka input asinkron tidak memengaruhi keluaran, sehingga flip-flop bekerja normal. Pada kondisi ini, terbaca Q=0 dan Q’=1, artinya keadaan sebelumnya dari Q adalah 0. Setelah clock memicu, jika terjadi edge aktif, maka Q akan berubah menjadi 1 dan Q’ menjadi 0. Namun, selama clock berada pada level konstan tanpa edge baru, Q tetap mempertahankan keadaan terakhirnya (yaitu 0).

 5. Link Download [kembali]

• Download Rangkaian  [klik di sini]
• Download Vidio Simulasi [klik di sini]
• Datasheet IC Flip-Flop 74LS112 [klik di sini]
• Datasheet IC Flip-Flop 7474 [klik di sini]