LAPORAN AKHIR 1
MODUL 2 PERCOBAAN 1
1. Jurnal[kembali]
2. Alat dan bahan [kembali]
 |
| Gambar 3. IC 74LS112 |
 |
| Gambar 4. IC 7474 |
3. Rangkaian Simulasi [kembali]
4. Prinsip Kerja Rangkaian [kembali]
Prinsip kerja flip-flop D tipe 7474 adalah menyimpan data dari input D ke output Q hanya pada saat terjadi transisi naik (rising edge) pada sinyal clock (CLK). Dengan demikian, nilai Q hanya berubah ketika ada transisi clock, sedangkan di luar itu Q tetap mempertahankan kondisi sebelumnya. Flip-flop ini juga dilengkapi dengan input preset (S) dan clear (R) yang bersifat asinkron serta aktif rendah (active low), dan keduanya memiliki prioritas lebih tinggi dibandingkan input D maupun clock. Jika S=0, maka Q langsung dipaksa bernilai 1 (Q’=0), sedangkan jika R=0, Q dipaksa menjadi 0 (Q’=1), tanpa menunggu pulsa clock. Namun, jika S dan R sama-sama bernilai 0, keluaran menjadi tidak terdefinisi, sehingga Q dan Q’ dapat sama-sama bernilai 1 atau masuk ke kondisi metastabil. Saat S=1 dan R=1, flip-flop bekerja normal mengikuti data D pada tepi naik clock, dengan Q’ selalu merupakan komplemen dari Q.
Dengan J=1 dan K=1 serta clock (CLK)=1, J-K flip-flop bekerja pada mode toggle. Artinya, setiap ada pulsa clock (terutama pada tepi aktif — rising edge atau falling edge sesuai jenis flip-flop), Q akan membalik (toggle) dari keadaan sebelumnya. Karena pada saat ini S=1 dan R=1 (tidak aktif, karena keduanya active low), maka input asinkron tidak memengaruhi keluaran, sehingga flip-flop bekerja normal. Pada kondisi ini, terbaca Q=0 dan Q’=1, artinya keadaan sebelumnya dari Q adalah 0. Setelah clock memicu, jika terjadi edge aktif, maka Q akan berubah menjadi 1 dan Q’ menjadi 0. Namun, selama clock berada pada level konstan tanpa edge baru, Q tetap mempertahankan keadaan terakhirnya (yaitu 0).
Pada percobaan ini memiliki tujuh kondisi yaitu sebagai berikut:
- Saat B0=0, B1=1, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka output J-K Flip Flop dan D Flip Flop bernilai sama yaitu Q=0 dan Q'=1.
- Saat B0=1, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output pada J-K Flip Flop 1 dan pada D Flip Flop juga 1. Ini dikarenakan pada rangkaian ini merupakan aktif low, jika diberi input 0, maka dia aktif atau berlogika 1.
- Saat B0=0, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop dimana Q=1 dan Q'=1. Kondisi ini dinamakan kondisi terlarang, karena Q dan Q' memiliki nilai yang sama yaitu 1. Seharusnya untuk nilai Q dan Q' itu berlawnana satu sama lain, tteapi pada kali ini, dia memiliki nilai yang sama. Oleh sebab itulah kondisi ini disebut kondisi terlarang. Kondisi ini juga disebut sebagai kondisi tidak stabil..
- Saat B0=1, B1=1, B2=0, B3=clock, B4=0, B5=0, dan B6=⇨, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah Q=0 dan Q'=1.
- Saat B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, dan B6=⇨, maka dihasilkan output pada J-K Flip Flop adalah Q=0 dan Q'=1, sedangkan pada D Flip Flop nilai yang diperoleh adalah Q=0 dan Q'=1.
- Saat B0=1, B1=1, B2=1, B3=clock, B4=0, B5=don't care, dan B6=0, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah Q=0 dan Q'=1.
- Saat B0=1, B1=1, B2=1, B3=clock, B4=1, B5 dan B6 diputus, maka outputnya dalam kondisi toggle, dimana ia berlawanan dengan ouput sebelumnya.
5. Vidio percobaan [kembali]
6. Analisa [kembali]
7. Link Download [kembali]
- Download Rangkaian [klik di sini]
- Download Vidio Demo [klik di sini]
- Datasheet IC Flip-Flop 74LS112 [klik di sini]
- Datasheet IC Flip-Flop 7474 [klik di sini]
Komentar
Posting Komentar