LAPORAN AKHIR 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Vidio Percobaan

6. Analisa

7. Link Download

 

MODUL 2 PERCOBAAN 2

 1. Jurnal[kembali]

 

 2. Alat dan bahan [kembali]

  A. Alat dan Bahan (Modul De Lorenzo)

        

        1. Jumper

Gambar 1. Jumper

        2. Panel DL 2203D 

        3. Panel DL 2203C 

        4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

      

    B. Alat dan Bahan (Proteus)

        1. IC 74LS112 (JK filp flop)

Gambar 3. IC 74LS112

        2. Power DC

Gambar 4. Power DC

        3. Switch (SW-SPDT)

Gambar 5. Switch

        4.  Logicprobe atau LED

Gambar 6. Logic Probe

 3. Rangkaian Simulasi [kembali]

 4. Prinsip Kerja Rangkaian [kembali]

Prinsip kerja rangkaian T flip-flop ini adalah mengubah JK flip-flop menjadi T flip-flop dengan cara menyatukan input J dan K. Pada kondisi awal percobaan, karena input B0 = 0 maka RESET aktif sehingga output Q langsung dipaksa menjadi 0 tanpa menunggu clock. Input B1 = 1 berarti SET tidak aktif sehingga tidak mempengaruhi keluaran. Sedangkan input B2 = don’t care tidak berpengaruh karena saat RESET aktif, kondisi J dan K diabaikan. Jika RESET dinonaktifkan (B0 = 1), maka T flip-flop akan bekerja normal: saat T = 0, output Q tetap; dan saat T = 1, output Q akan berubah (toggle) setiap kali terjadi falling edge sinyal clock.

• Jika B0=0, B1=1 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi inputan berupa 0. Karena pada percobaan ini, tepatnya pada kaki R (reset) diberi logika 0, maka untuk rangkaiannya menjadi bersifat asinkronous reset sehingga outputnya menjadi berlogika 0. Ini sesuai dengan tabel kebenaran yang ada.
• Jika B0=1, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=0. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi Q'= 0. Karena pada percobaan ini, tepatnya pada kaki S (set) diberi logika 0, maka untuk rangkaiannya menjadi aktif sehingga outputnya menjadi berlogika 1. Ini sesuai dengan tabel kebenaran yang ada.
• Jika B0=0, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=1. Ini dinamakan kedaan terlarang, karena kedua ouput sama sama memiliki nilai yang sama yaitu 1. Dimana yang seharusnya untuk nilai Q dengan Q' biasanya nilainya adalah berlawanan. Keadaan ini terjadi saat R (resert) dan S (set) sama sama diberikan inputan 0.
• Jika B0=1, B1=1 dan B2=clock, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Kondisi ini dinamakan kondisi toggle yatu kondisi disaat outputnya membalikkan nilai output sebeumnya. Dimana sebelumnya output bernilai Q=1 dan sekarang outputnya dibalikkan sehingga nilainya menjadi Q=0. Hasil ouput ini sudah sesuai dengan tabel kebenarannya.

 5. Vidio percobaan [kembali]

 

 6. Analisa [kembali]

 7. Link Download [kembali]

• Download Rangkaian  [klik di sini]
• Download Vidio Demo [klik di sini]
• Datasheet IC Flip-Flop 74LS112 [klik di sini]